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數(shù)控系統(tǒng)內(nèi)置式PLC的FPGA實(shí)現(xiàn)方案
時(shí)間:2014-09-28 來源:萬方數(shù)據(jù) 編輯:編輯部 點(diǎn)擊:次 字體設(shè)置: 大 中 小
為了擴(kuò)展數(shù)控系統(tǒng)邏輯功能的可編程能力，通常在數(shù)控系統(tǒng)中配置PLC功能。并采用獨(dú)立PLC或內(nèi)置式PLC兩種方式。但目前內(nèi)置式PLC一般使用軟件實(shí)現(xiàn)。有一套特有的編程與配置方法，這對(duì)使用者熟悉新功能提出了額外的要求。現(xiàn)場(chǎng)可編程邏輯器件FPGA具有很強(qiáng)的在線邏輯編程能力。常被應(yīng)用于實(shí)現(xiàn)某些邏輯控制中。比如交通信號(hào)燈控制：近來也有用FPGA實(shí)現(xiàn)PLC的嘗試。即將與需要實(shí)現(xiàn)的控制功能對(duì)應(yīng)的梯形圖直接做成FPGA硬連線邏輯。但這些應(yīng)用都沒有脫離FPGA本身的現(xiàn)場(chǎng)可編程特性。用戶如需修改控制邏輯。就需要掌握VHDL語言及FPGA的EDA設(shè)計(jì)方法。否則不能提供更加友好、通用的PLC編程界面。
本文介紹了一種新的數(shù)控系統(tǒng)中內(nèi)置式PLC的FPGA實(shí)現(xiàn)方法。它能較好地解決上述技術(shù)難題，也便于實(shí)際應(yīng)用。
1 基于ARM和FPGA的數(shù)控系統(tǒng)
機(jī)床數(shù)控系統(tǒng)由控制系統(tǒng)、伺服驅(qū)動(dòng)系統(tǒng)和伺服電機(jī)組成。控制系統(tǒng)生成的坐標(biāo)軸運(yùn)動(dòng)指令，被發(fā)送到伺服驅(qū)動(dòng)系統(tǒng)。然后由伺服驅(qū)動(dòng)系統(tǒng)形成伺服電機(jī)的運(yùn)轉(zhuǎn)控制令。從而使伺服電機(jī)完成相應(yīng)的動(dòng)作。
圖1是基于ARM+FPGA的數(shù)控系統(tǒng)的FPGA部分結(jié)構(gòu)框圖，下載接口、配置器件及FPGA 3個(gè)部分組成了FPGA自身的開發(fā)調(diào)試環(huán)境。可以方便地與PC組成開發(fā)調(diào)試平臺(tái)。機(jī)床控制單元MCU使用32位的ARM嵌入式處理器。運(yùn)行uC／0S實(shí)時(shí)操作系統(tǒng)，實(shí)現(xiàn)控制系統(tǒng)的大量分析和計(jì)算工作。比如G代碼解析，根據(jù)加工要求形成坐標(biāo)軸的運(yùn)動(dòng)指令以及數(shù)控系統(tǒng)的人機(jī)界面等。FPGA除了完成對(duì)運(yùn)動(dòng)指令進(jìn)行細(xì)插補(bǔ)之外。同時(shí)還實(shí)現(xiàn)了數(shù)控系統(tǒng)鍵盤電路的掃描模塊、編碼計(jì)數(shù)器模塊和驅(qū)動(dòng)器控制模塊的功能。本文要介紹的數(shù)控系統(tǒng)內(nèi)置式PLC也是在FPGA內(nèi)部實(shí)現(xiàn)的。
數(shù)控系統(tǒng)中的FPGA結(jié)構(gòu)框圖
圖1 數(shù)控系統(tǒng)中的FPGA結(jié)構(gòu)框圖
2 用FPGA實(shí)現(xiàn)PLC的軟硬件架構(gòu)
為了有更好的人機(jī)界面。更符合工程習(xí)慣。采用與主流商業(yè)PLC兼容的編程語言進(jìn)行編程。內(nèi)置式PLC可以接受最終用戶輸入的PLC指令表(一個(gè)特定的子集)。并最終實(shí)現(xiàn)相應(yīng)的邏輯控制功能。FPGA內(nèi)部是硬件邏輯。顯然無法識(shí)別PLC指令，因此，為了實(shí)現(xiàn)這種構(gòu)想。必須設(shè)計(jì)一套指令集。該指令集定義了FPGA可以執(zhí)行的最小操作的集合。然后根據(jù)指令集來設(shè)計(jì)編譯器和FPGA內(nèi)部的PLC邏輯。其軟硬件架構(gòu)如圖2所示。PLC指令被編譯后，生成FPGA可執(zhí)行的指令代碼。然后將指令代碼下載到FPGA內(nèi)部，由執(zhí)行邏輯對(duì)代碼進(jìn)行逐條執(zhí)行。最終實(shí)現(xiàn)PLC的邏輯控制功能。
基于FPGA的PLC軟硬件架構(gòu)
圖2 基于FPGA的PLC軟硬件架構(gòu)
PLC核心邏輯是一個(gè)狀態(tài)機(jī)。可以根據(jù)不同的輸入指令執(zhí)行不同的操作。在設(shè)計(jì)中。首先應(yīng)確定需要執(zhí)行的指令集合，即狀態(tài)機(jī)的指令集設(shè)計(jì)。然后根據(jù)指令集來設(shè)計(jì)編譯器和PLC邏輯功能。PLC指令編譯器源程序使用C語言編寫。這樣。此編譯器可以方便地移植到PC、ARM或別的任何支持C編程的平臺(tái)上。基于圖2中的軟硬件架構(gòu)的PLC不能獨(dú)立運(yùn)行。需要MCU對(duì)其進(jìn)行相應(yīng)的設(shè)置和輔助。如圖3所示。在MCU端。需要一個(gè)專門處理與PLC接口的任務(wù)(對(duì)于多任務(wù)操作系統(tǒng))或程序。
PLC邏輯的工作過程
圖3 PLC邏輯的工作過程
在MCU端，可以提供相應(yīng)的PLC人機(jī)界面，提供PLC梯形圖或指令表的編輯、編譯甚至排錯(cuò)界面，當(dāng)編譯完成后。生成可供FPGA內(nèi)部的PLC邏輯執(zhí)行的“PLC中間操作碼”。當(dāng)要執(zhí)行PLC功能時(shí)，首先MCU配置FPGA處于“代碼下載狀態(tài)”。并由MCU將編譯后的代碼下載到FPGA的RAM中：下載完成后。MCU將FPGA設(shè)置為“PLC運(yùn)行狀態(tài)”。開始依次讀入輸入和輸出端口的狀態(tài)。并根據(jù)所要執(zhí)行的指令更新狀態(tài)。**輸出刷新狀態(tài)。FPGA還有一個(gè)“監(jiān)控狀態(tài)”。此時(shí)。ARM處理器可以直接設(shè)置PLC的輸入輸出10寄存器的值。并可以單步運(yùn)行PLC中間操作碼。ARM結(jié)合返回信息。并配合相應(yīng)的界面，即實(shí)現(xiàn)了對(duì)PLC的調(diào)試。
3 PLC邏輯的EDA設(shè)計(jì)方法
新型FPGA器件及新的EDA設(shè)計(jì)軟件和工具是這種數(shù)控系統(tǒng)內(nèi)置式PLC實(shí)現(xiàn)方式的前提。沒有EDA設(shè)計(jì)流程和方法的支撐。是很難完成相應(yīng)設(shè)計(jì)工作的。
圖4是典型的EDA設(shè)計(jì)流程。主要包括設(shè)計(jì)輸入、功能仿真、綜合與優(yōu)化、映射和布局布線以及**的下載驗(yàn)證等環(huán)節(jié)。EDA設(shè)計(jì)流程中。最重要的環(huán)節(jié)便是仿真。因?yàn)樗O(shè)計(jì)的對(duì)象在FPGA內(nèi)部很難在硬件上進(jìn)行測(cè)試。必須利用諸如Active—HDL。ModelSim等仿真工具進(jìn)行功能仿真、綜合后仿真以及布局布線后仿真。設(shè)計(jì)過程和仿真過程是交叉同步進(jìn)行的。而且**設(shè)計(jì)一個(gè)模塊。即對(duì)一個(gè)模塊的功能進(jìn)行仿真，確保其正確后，才可以集成到更高層面的設(shè)計(jì)中去。仿真的主要任務(wù)就是檢驗(yàn)HDL是否能滿足設(shè)計(jì)所提的要求。檢驗(yàn)的方式是編寫測(cè)試平臺(tái)。在測(cè)試平臺(tái)上給模塊輸入條件。觀察或檢驗(yàn)其輸出。從而驗(yàn)證是否滿足設(shè)計(jì)要求。Active—HDL的Generate TestBench功能還可以生成測(cè)試向量的模板。大大加速了設(shè)計(jì)過程。
EDA設(shè)計(jì)流程
資訊來源：17621969553
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